Problem Description

Runtime Test Cases
T Clock Qn Qn+1 Comments
0 0
X Qn
Clock is not present
0 1
X Qn
Unchanged output
1 0
Q Qn
Output Toggles
1 1
Q Q^
Output Toggles
PLC Program to Implement D Flip Flop
This is a PLC Program to Implement D Flip Flop.
Problem Description
Implementing D Flip Flop in PLC using Ladder Logic programming language.
Problem Solution

This latch has only 1 input denoted as D.

D latch is the simple gated S-R latch with a NAND inverter connected between its S and R inputs.

In S-R Flip Flop when S=R=0 or S=R=1, the outputs Q and Q^ either don’t change or they are invalid
(indeterminate) due to race condition.

This disadvantage of S-R latch can be overcome by using the D latch.

As we can see in the diagram below, S and R inputs will always be the complements of each other. Hence S
= R = 0 or S = R = 1 condition will never occur. This will avoid the problems associated with S-R=0-0 and S-R=1-
1 conditions.

Truth table can be obtained as given below
Truth Table for the D Latch
Inputs
Outputs Comment
D
Qn+1
Q^n+1
0
0
1
Reset Condition
1
1
0
Set Condition
Realization
 
of
 
D
 
Latch
 
using
 
Logic
 
Gates
PLC Program

---

Here is PLC program to Implement D Flip Flop, along with program explanation and run time test cases.
List of Inputs and Outputs
D (Set) =
I:1/0
(Set Input)
D (Reset)=
I:1/0
(Reset Input)
Qn+1 =
O:2/0
(Q Output)
Q^n+1 =
O:2/1
(Q^ Output)
Bit 0 =
B3:0/0
(Bit 0 output)
Bit 1 =
B3:0/1
(Bit 1 output)