Kommunikatsiyalarini rivojlantirish vazirligi «vlsi tizimini loyihalashtirish» fanidan amaliy mashg
Yüklə 5,01 Kb. Pdf görüntüsü
|
|
0,
𝑥 1, 𝑥 2, 𝑥 3 } toʻplamdan bitta qiymat olishi mumkin. Dastlabki holat S0 bo‘lib, avtomat unga reset - rst signalining faol qiymati bilan har qanday holatdan kiradi va chiqishda 𝑦 0 qiymatini hosil qiladi. Mur avtomatining o‘tish jadvaliga misol 6.1-jadvalda ko‘rsatilgan. 6.1-jadval. Mur avtomati uchun o‘tish jadvaliga misol. S/rst,X rst 𝑥 0 𝑥 1 𝑥 2 𝑥 3 𝑆 0 𝑆 0/ 𝑦 0 𝑆 1/ 𝑦 1 𝑆 0/ 𝑦 0 𝑆 0/ 𝑦 0 𝑆 0/ 𝑦 0 𝑆 1 𝑆 0/ 𝑦 0 𝑆 1/ 𝑦 1 𝑆 2/ 𝑦 2 𝑆 1/ 𝑦 1 𝑆 1/ 𝑦 1 𝑆 2 𝑆 0/ 𝑦 0 𝑆 2/ 𝑦 2 𝑆 2/ 𝑦 2 𝑆 1/ 𝑦 1 𝑆 0/ 𝑦 0 Jadvalning birinchi qatorida mashinaning kirish qiymatlari, shu jumladan mashinaga birinchi qayta o‘rnatish rst signali yuborilgan vaziyat va birinchi ustunda mumkin bo‘lgan holatlar ko‘rsatilgan. Keyingi holatning qiymatlari va mashinaning chiqishi jadvalning kataklarida ko‘rsatilgan, agar bu holatda mos keladigan qiymat mashinaning kirishiga tasir qilgan bo‘lsa. Masalan, agar avtomat 𝑆 0 holatda bo‘lsa va unga kirish sifatida 𝑥 0 tasir qilgan bo‘lsa, unda u 𝑆 1 holatiga o‘tadi va chiqishda 𝑦 1 qiymatini hosil qiladi. Bu jadvalda ustun 𝑥 0 va S0 satr kesishmasida 𝑆 1/ 𝑦 1 katak sifatida ko‘rsatilgan. Yoqoridagi Mur avtomatiga misol Verilog HDL ilovasi 6.1 listingda ko‘rsatilgan. Listingda 6.1-rasmda ko‘rsatilgan strukturaviy qismlar aniq ta’kidlangan. Amalda, bir xil protsessual bloklar doirasida turli strukturaviy qismlarni birlashtirish mumkin. Listing 6.1 - Verilog HDL-da Mur avtomatining tavsifi module moore ( input wire clk , 77 input wire rst , input wire [ 1 : 0 ] x , output wire [ 1 : 0 ] y ) ; localparam S0 = 0 , S1 = 1 , S2 = 2 ; localparam X0 = 0 , X1 = 1 , X2 = 2 , X3 = 3 ; reg [ 1 : 0 ] state ; reg [ 1 : 0 ] state_next ; // keyingi holatni shakllantirish mantig‘i always @* case ( state ) S0 : state_next = ( x == X0) ? S1 : S0 ; S1 : state_next = ( x == X1) ? S2 : S1 ; S2 : state_next = ( x == X2) ? S1 : ( x == X3) ? S0 : S2 ; default : state_next = state ; endcase // chiqish qiymatini yaratish mantig‘i assign y = state ; // holat reestri always @(posedge clk ) i f ( rst ) begin state <= S0 ; end else begin state <= state_next ; end endmodule Mili avtomatining umumlashtirilgan blok sxemasi 6.3-rasmda ko‘rsatilgan. 78 6.3.Rasm Mili avtomatining umumlashtirilgan sxemasi Mili avtomatida mashinaning chiqish qiymati nafaqat joriy holatga, balki kirish qiymatlariga ham bog‘liq. Mili avtomatining o‘tish grafigia misol 6.4- rasmda ko‘rsatilgan. 6.4-rasm. Mili avtomatining o‘tish grafiga misol. Mili avtomatining har bir o‘tishi, avtomat chiqishida hosil qiladigan qiymat bilan izohlanadi. Masalan, avtomatning kirishiga 𝑥 0 qiymati qo‘llanilsa, 𝑆 0 holatidan 𝑆 1 ga o‘tish sodir bo‘ladi. Bunday holda, chiqishda 𝑦 1 qiymati hosil bo‘ladi. Agar kirishda 𝑥 2 bo‘lsa, avtomat 𝑆 2 holatidan 𝑆 1 holatiga o‘tadi hamda 79 chiqishda 𝑦 3 qiymatini hosil qiladi. Shunday qilib, bir xil holatda 𝑆 1, avtomat ikki xil chiqish qiymatiga ega bo‘lishi mumkin, ya’ni 𝑦 1 yoki 𝑦 3. Mili avtomatining o‘tish jadvaliga misol 6.2-jadvalda keltirilgan. y 𝑝𝑟𝑒𝑣 - mos ravishda oldingi bosqichdagi avtomatning chiqish qiymati. Shunday qilib, Mili avtomatida chiqish qiymatini faqat mashinaning joriy holatidan bilib bo‘lmaydi. Mili avtomatining Verilog HDL ilovasi 6.2 listingda keltirilgan. Listingda 6.3-rasmda ko‘rsatilgan strukturaviy qismlar aniq ta’kidlangan. Amalda, bir xil protsessual bloklar doirasida turli strukturaviy qismlarni birlashtirish mumkin. 6.2-jadval - Mili mashinasining o‘tish jadvaliga misol. S/rst,X rst 𝑥 0 𝑥 1 𝑥 2 𝑥 3 𝑆 0 𝑆 0/ 𝑦 0 𝑆 1/ 𝑦 1 𝑆 0/ y 𝑝𝑟𝑒𝑣 𝑆 0/ y 𝑝𝑟𝑒𝑣 𝑆 0/ y 𝑝𝑟𝑒𝑣 𝑆 1 𝑆 0/ 𝑦 0 𝑆 1/ y 𝑝𝑟𝑒𝑣 𝑆 2/ 𝑦 2 𝑆 1/ y 𝑝𝑟𝑒𝑣 𝑆 1/ y 𝑝𝑟𝑒𝑣 𝑆 2 𝑆 0/ 𝑦 0 𝑆 2/y 𝑝𝑟𝑒𝑣 𝑆 2/ y 𝑝𝑟𝑒𝑣 𝑆 1/ 𝑦 3 𝑆 0/ 𝑦 4 Listing 6.2. Mili avtomatining Verilog HDL dagi tavsifi. Yüklə 5,01 Kb. Dostları ilə paylaş:
|