73
2. Qurilma va ulanish interfeysi tavsifi (tizim
tomonidan yaratilgan VHDL
fayl).
3. FPGA da qurilmalarni amalga oshirish natijalari.
4. Qurilmaning vaqt grafiglari.
5.5. Nazorat savollari
1. Mantiqiy funktsiya orqali berilgan raqamli sxemalarni sintez qilish:
chinlik jadvali bilan tavsiflash,
Karno xaritalari, mantiqiy sxemalarni
minimallashtirish.
2. FPGA asosida elektron qurilmalarni loyihalash
marshrutining asosiy
bosqichlari.
3. ALT hisobotlarining mazmuni, ma’lumotlari:
- qurilmaning maksimal chastotasi haqida;
- kombinatsion mantiq bo‘yicha maksimal kechikish;
- mantiqiy elementlar orasidagi yo‘llarda maksimal kechikish;
- kristallning jismoniy pinlariga kiritish-chiqarish portlarini joylashtirish;
- ushbu arxitekturaning primitivlarining (Slice, Flip Flop, LUT va boshqalar)
qurilma hajmi haqida.
Amaliy mashg‘ulot № 6.
ALT asosidagi VLSI yordamida Verilog HDL tilini qo‘lab matematik hisob-
kitoblarning apparat tezlatkichlarini ishlab chiqish.
Ishning maqsadi:
Verilog HDL apparat tavsifi tilidan foydalangan holda
matematik hisoblar uchun apparat tezlatgichlarini ishlab chiqish.
6.1. Kirish
Amaliy ish registrlar o‘rtasida uzatish (RTL) darajasidagi matematik
operatsiyalar
tezlatgichlari
uchun
raqamli
sxemalarni
ishlab
chiqishga
bag‘ishlangan.
74
Qo‘llanmada arifmetik operatsiyaning berilgan
versiyasini bajarish uchun
murakkab ish mantig‘iga ega raqamli blokni ishlab chiqish taklif etiladi. Ishlab
chiqish kiritish va chiqish ma’lumotlari
formatiga, shuningdek, qo‘shish va
ko‘paytirishning asosiy arifmetik bloklaridan foydalanish bo‘yicha
belgilangan
cheklovlarni hisobga olgan holda amalga oshirilishi kerak.
Ishlab chiqilayotgan blokning ish algoritmini amalga oshirish jarayonida
chekli holat mashinalarining raqamli sxemalarini loyihalash ko‘nikmalari
shakllantiriladi. Cheklangan holat mashinalari blokni boshqarish mantiqini amalga
oshirish va hisoblash jarayonining bosqichlarini sinxronlashtirish uchun ishlatiladi.
Dostları ilə paylaş: 
