Kommunikatsiyalarini rivojlantirish vazirligi «vlsi tizimini loyihalashtirish» fanidan amaliy mashg

 Verilog tili konstruktsiyalarining tavsifi. 
Bu amaliy ishda Verilog tili (va uning modifikatsiyasi - SystemVerilog) 
bilan tanishtiriladi. 
Quyida tilning asosiy tuzilmalari keltirilgan. 
Zanjir kabi o‘zgaruvchini e'lon qilish uchun wire kalit so‘zi ishlatiladi: 
wire a;
Zanjirlarni ulash uchun uzluksiz 
assign
ga o‘zlashtirish qo‘llaniladi (boshqa 
turdagi o‘zlashtirishlar keyinroq ko‘rib chiqiladi): 
wire a,b;
assign a=b;
Sxemalarni tavsiflashda modullarga bo‘lish qo‘llaniladi. Har bir modulda 
wire
kabi kirish(
input)
va chiqishlar(
output)
mavjud bo‘ladi: 
module module_AND (input a, input b, output f);
assign f=a&b;
endmodule
Yuqoridagi modul VA mantiqiy funktsiyasini amalga oshiradi. Modullarni 
ierarxik tuzilishda ulash mumkin. Bunday aloqaga misol: 
module module_AND (
input IN1,
input IN2,
output OUT
);
assign OUT = IN1 & IN2;
endmodule
module module_XOR(
input IN1,
input IN2,
output OUT
);
assign OUT = IN1 + IN2;

---

55 
endmodule
module module_sum (
input a,
input b,
input c_in,
output sum,
output c_out
);
wire s1, s2,s3;
module_XOR my_XOR_1 (.IN1 (a), .IN2 (b), .OUT (s1) );
module_XOR my_XOR_2 (.IN1 (s1), .IN2 (c_in), .OUT (sum) );
module_AND my_AND_1 (.IN1 (a), .IN2 (b), .OUT (s3) );
module_AND my_AND_2 (.IN1 (s1), .IN2 (c_in), .OUT (s2) );
module_XOR my_XOR_3 (.IN1 (s2), .IN2 (s3), .OUT (c_out) );
endmodule
Module_sum moduli AND va XOR asosidagi bir razryadli jamlagichni 
tavsiflaydi. Buning uchun asosiy modul (top level) ichida module_XOR va 
module_AND modullarining bir nechta nusxalari yaratiladi. 
Modulning misoli quyidagicha tavsiflanadi: birinchi navbatda, misol zarur 
bo‘lgan modul nomi yoziladi, keyin bu misol nomi ko‘rsatiladi, keyin signal 
ulanishlari tavsiflanadi: nuqta, modul signali nomi va qavs ichida unga ulangan 
o‘tkazgich nomi. 
Olingan sxemani 
Tools/Netlist
Viewrs/RTL Viewer
menyusi orqali ko‘rish 
mumkin(4.6-rasm). 

---

56 
4.6-rasm. Yaratilgan Loyihaning RTL sxemasi. 
HDL Verilog yordamida raqamli tizimni strukturali va holat darajasida 
tasvirlash mumkin. Yuqoridagi kod sxemani strukturaviy darajada tasvirlaydi. 
Strukturaviy tavsif - bu tizimning tarkibiy qismlari va ular orasidagi munosabatlar 
majmuasi ko‘rinishidagi tavsifni bildiradi. Holat tavsifi-bu kirish-chiqish 
bog‘liqligini belgilash orqali tizimning tavsifi.