Kommunikatsiyalarini rivojlantirish vazirligi «vlsi tizimini loyihalashtirish» fanidan amaliy mashg
Loyihani kompilyatsiya qilish va FPGA chipini sozlash
Yüklə 5,01 Kb. Pdf görüntüsü
|
|
7.5. Loyihani kompilyatsiya qilish va FPGA chipini sozlash.
Qurilmani sintez qilish va simulyatsiya qilish bosqichlaridan o‘tganingizdan so‘ng, siz to‘g‘ridan-to‘g‘ri ishlab chiqilgan raqamli qurilmaning pinlarini FPGA kristalining jismoniy pinlariga taqsimlab tayinlashga o‘tish mumkin. Xilinx PlanAhead yordamchi dasturi ushbu harakatlarni bajarish uchun mo‘ljallangan. U 114 qurilmaning kirish va chiqish signallarini FPGA pinlariga tayinlash imkonini beradi. Uni chaqirish uchun jarayonlar oynasida I / U Pin Planning (PlanAhead) - Post-Sintez variantini ishga tushirish kerak (7.20-rasm). U ishga tushganda, tizim avtomatik ravishda loyihadan ma’lumotlarni ulaydi. Agar Xilinx PlanAhead yordamchi dasturini ish stolidagi yorliq yoki windows ni Пуск menyusi orqali ishga tushirsangiz, paydo bo‘lgan oynada Yangi loyiha yaratish ( Create New Project )bandi tanlanadi, loyihaning joylashuvi ko‘satiladi va unga nom beriladi. Keyingi tugmani bosgandan so‘ng, keyingi oynada " Post- synthesis Project " yonidagi katakcha belgilanadi va " Next " tugmasi bosiladi. Ko‘rsatilgan oynada sintez qilingan loyiha tavsifi bilan faylni qo‘shing. Buning uchun qo‘shish bo‘limida ( Add Files… ) katalogdan " project_name.ngc " nomli faylni tanlang va keyin loyiha menejeri bilan ishlashni davom ettiring. Amaldagi FPGA turini ko‘rsatgandan so‘ng, Xilinx PlanAhead yordamchi dasturining asosiy oynasi ochiladi. Oynaning chap tomonidagi Project Manager menyusida " Open Synthesized Design " tugmasi bilan sintez natijasini oching. Keyingi harakatlar yordamchi dasturni Xilinx ISE Design Suite yaratish muhitidagi harakatlardan farq qilmaydi. 7.20-rasm. Xilinx PlanAhead yordamchi dasturini ishga tushirish 115 Xilinx PlanAhead yordamchi dasturining asosiy oynasi 7.21-rasmda ko‘rsatilgan. U tanlangan turdagi FPGA korpusi, shuningdek, loyihaning barcha signal zanjirlarini ko‘rsatadi. I/O Ports yorlig‘i har qanday jismoniy FPGA pinlarini tayinlashingiz mumkin bo‘lgan barcha signallarni ko‘rsatadi. Kristalning chiqishiga ma’lum bir signalni belgilash uchun qiziqtiradigan signalni tanlang va sichqonchaning chap tugmachasini bosib ushlab turganda uni mikrosxemaning kerakli chiqishiga torting. Signalga kristall pinni belgilashning muqobil usuli bu Site maydoniga ma’lumot yozishdir. Oyoqchalarni joylashtirishga qo‘shimcha ravishda, ushbu yordamchi dastur sizga boshqa parametrlarni aniqlash imkonini beradi, masalan, mantiq turi (I/O STD), yuklanmasi - yaniy nechita qurilmaga ulashga mo‘ljallanganligi (Drive Strength), tortish rezistorlarining(qarshilik) ulanishi (Pull Type) va boshqalar. Shaklda ko‘rsatilgan sxema 7.11 rasm uchun, ishlab chiqilgan qurilmaning signalari quyidagicha oyoqchalarga tayinlangan: F_in - B8; F_out - L15. Oyoqchalarni joylashtirishni tugatgandan so‘ng, ish natijalarini saqlanadi. Natijada, manba modullari oynasida * .ucf kengaytmali yangi matn fayli paydo bo‘lishi kerak, misolda freq_div.ucf fayli bo‘lib, endi Cheklovlarni tahrirlash( Edit Constraints ) yordamida, Xilinx PlanAhead dasturini chaqirmasdan, qo‘lda tahrirlash mumkin (7.22-rasm). Qurilmani yaratishning keyingi bosqichi loyihalashtirilgan qurilmaning elementlarini joylashtirish va ular orasidagi ulanishlarni chipda kuzatish bosqichidir. Buning uchun Implement Design jarayonini ishga tushirish kerak. Uning sozlamalarida chipdagi joylashtirishni optimallashtirishni belgilash ham mumkin. Loyihalash tizimi shunday qurilganki, agar biron bir bosqich bajarish uchun ishga tushirilsa, avvalgilari qayta avtomatik ravishda bajariladi. FPGA uchun konfiguratsiya faylini yaratish jarayonini yakunlash uchun jarayon oynasida dasturlash faylini ( Generate Programming File )yaratish jarayonini boshlash 116 kifoya. Ushbu jarayonning natijasi loyihaning ildiz katalogida joylashgan * .bit konfiguratsiya fayli bo‘ladi. Ushbu protseduralardan so‘ng siz oxirgi bosqichga o‘tishingiz mumkin - FPGA kristalini dasturlash. Kristalni dasturlash uchun, agar FPGA JTAG interfeysida standart kabel orqali ulangan bo‘lsa, bajarish uchun Configure Target Device sozlash jarayonini ishga tushirish orqali Xilinx ISE Design Suite yaratish muhitining imkoniyatlaridan foydalanishingiz mumkin. Bizning holatda, FPGA kristalli va ROM disk maxsus USB / JTAG dasturlagichi orqali kompyuterga dasturlash uchun ulangan. 7.21-rasm. Xilinx PlanAhead yordamchi dasturini asosiy oynasi Yüklə 5,01 Kb. Dostları ilə paylaş:
|